So lösen Sie die thermischen Probleme der Chipverpackung

  Logikchips erzeugen Wärme, und je dichter die Logik und je höher die Auslastung der Verarbeitungselemente, desto größer die Wärme. ...
Ingenieure suchen nach Möglichkeiten, die Wärme aus komplexen Modulen effizient abzuleiten.

Durch die Platzierung mehrerer Chips nebeneinander in einem Gehäuse können thermische Probleme gemildert werden. Da Unternehmen jedoch immer tiefer in die Stapelung von Chips und eine dichtere Verpackung eintauchen, um die Leistung zu steigern und den Stromverbrauch zu reduzieren, kämpfen sie mit einer Reihe neuer wärmebedingter Probleme.

Fortschrittliche Verpackungschips können nicht nur die Anforderungen von Hochleistungsrechnen, künstlicher Intelligenz, zunehmender Leistungsdichte usw. erfüllen, sondern auch die Wärmeableitungsprobleme fortschrittlicher Verpackungen sind komplex geworden. Denn Hotspots auf einem Chip beeinträchtigen die Wärmeverteilung benachbarter Chips. Auch die Verbindungsgeschwindigkeit zwischen Chips ist in Modulen langsamer als in SoCs.

„Bevor sich die Welt mit Dingen wie Multi-Core beschäftigte, hatte man es mit einem Chip zu tun, der eine maximale Leistung von etwa 150 Watt pro Quadratzentimeter hatte, was eine einzelne Punktwärmequelle darstellte“, sagte John Parry, Leiter für Elektronik und Halbleiter bei Siemens Digital Industries Software. Sie können Wärme in alle drei Richtungen ableiten und so ziemlich hohe Leistungsdichten erreichen. Aber wenn Sie einen Chip haben und einen anderen Chip daneben legen und dann noch einen Chip daneben stellen, „heizen sie sich gegenseitig auf.“ Das bedeutet, dass Sie nicht für jeden Chip die gleiche Leistungsstufe tolerieren können, was zu einer thermischen Belastung führt Herausforderung viel schwieriger.

Dies ist einer der Hauptgründe für den langsamen Fortschritt des 3D-IC-Stackings auf dem Markt. Während das Konzept aus Sicht der Energieeffizienz und Integration sinnvoll ist – und gut in 3D-NAND und HBM funktioniert – sieht es anders aus, wenn die Logik einbezogen wird. Logikchips erzeugen Wärme, und je dichter die Logik und je höher die Auslastung der Verarbeitungselemente ist, desto größer ist die Wärme. Dies macht Logikstapelung selten, was die Beliebtheit von 2,5D-Flip-Chip-BGA- und Fan-out-Designs erklärt

 

 

01 Wählen Sie das richtige Paket

Für Chipdesigner gibt es viele Verpackungsmöglichkeiten. Aber die Leistung der Chip-Integration ist entscheidend. Komponenten wie Silizium, TSVs, Kupfersäulen usw. haben alle unterschiedliche thermische Ausdehnungskoeffizienten (TCE), was sich auf die Baugruppenausbeute und die langfristige Zuverlässigkeit auswirkt.

Wenn Sie mit einer höheren Frequenz öffnen und schließen, kann es zu Problemen mit dem Temperaturwechsel kommen. Die Leiterplatte, die Lotkugeln und das Silizium dehnen sich unterschiedlich schnell aus und ziehen sich zusammen. Daher ist es normal, dass es in den Ecken des Gehäuses zu thermischen Zyklenausfällen kommt, wo die Lötkugeln reißen können. Daher könnte man dort ein zusätzliches Erdungskabel oder eine zusätzliche Stromversorgung anbringen.

Das derzeit beliebte Flip-Chip-BGA-Gehäuse mit CPU und HBM hat eine Fläche von etwa 2500 Quadratmillimetern. „Wir sehen, dass aus einem großen Chip möglicherweise vier oder fünf kleine Chips werden“, sagte Mike McIntyre, Direktor für Softwareproduktmanagement bei Onto Innovation. „Sie benötigen also mehr I/O, damit diese Chips miteinander kommunizieren können. Damit Sie Wärme zuweisen können.“

Letztendlich ist die Kühlung ein Problem, das auf Systemebene gelöst werden kann und eine Reihe von Kompromissen mit sich bringt.

Tatsächlich sind einige Geräte so komplex, dass es schwierig ist, Komponenten einfach auszutauschen, um diese Geräte an einen bestimmten Anwendungsbereich anzupassen. Aus diesem Grund werden viele fortschrittliche Verpackungsprodukte für sehr großvolumige oder preiselastische Komponenten wie Serverchips verwendet.

02 Fortschritte bei der Simulation und Prüfung von Chipmodulen

Dennoch suchen Ingenieure nach neuen Möglichkeiten, eine thermische Analyse der Paketzuverlässigkeit durchzuführen, bevor verpackte Module hergestellt werden. Beispielsweise liefert Siemens ein Beispiel für ein Dual-ASIC-basiertes Modul, das eine Fan-Out-Redistributionsschicht (RDL) auf einem mehrschichtigen organischen Substrat in einem BGA-Gehäuse montiert. Es verwendet zwei Modelle, eines für RDL-basiertes WLP und das andere für BGA auf mehrschichtigen organischen Substraten. Diese Gehäusemodelle sind parametrisch, einschließlich des Substratschichtstapels und des BGA, bevor EDA-Informationen eingeführt werden, und ermöglichen eine frühzeitige Materialbewertung und Auswahl der Chip-Platzierung. Als nächstes wurden EDA-Daten importiert und für jedes Modell lieferten Materialkarten eine detaillierte thermische Beschreibung der Kupferverteilung in allen Schichten. Bei der abschließenden Wärmeableitungssimulation (siehe Abbildung 2) wurden alle Materialien mit Ausnahme der Metallkappe, des TIM und der Unterfüllungsmaterialien berücksichtigt.

 

  Eric Ouyang, technischer Marketingdirektor von JCET, schloss sich den Ingenieuren von JCET und Meta an, um die thermische Leistung von monolithischen Chips, Multi-Chip-Modulen, 2,5D-Interposern und 3D-Stack-Chips mit einem ASIC und zwei SRAMs zu vergleichen. Der Vergleichsprozess hält die Serverumgebung, den Kühlkörper mit Vakuumkammer und TIM konstant. In thermischer Hinsicht schneiden 2,5D und MCM besser ab als 3D oder monolithische Chips. Ouyang und Kollegen von JCET haben eine Widerstandsmatrix und ein Leistungshüllkurvendiagramm entworfen (siehe Abbildung 3), die im frühen Moduldesign verwendet werden können, um die Eingangsleistungspegel verschiedener Chips zu bestimmen und Übergänge vor zeitaufwändigen thermischen Simulationen festzulegen. Ob die Temperatur zuverlässig kombiniert werden kann. Wie in der Abbildung dargestellt, markiert eine sichere Zone den Leistungsbereich auf jedem Chip, der den Zuverlässigkeitsstandards entspricht.

Ouyang erklärte, dass Schaltungsentwickler während des Designprozesses möglicherweise eine Vorstellung von den Leistungspegeln der verschiedenen im Modul platzierten Chips haben, aber möglicherweise nicht wissen, ob diese Leistungspegel innerhalb der Zuverlässigkeitsgrenzen liegen. Dieses Diagramm bestimmt den sicheren Strombereich für bis zu drei Chips in einem Chiplet-Modul. Das Team hat einen automatischen Leistungsrechner für mehr Chips entwickelt.

 

03 Wärmewiderstand quantifizieren

Wir können verstehen, wie Wärme durch den Siliziumchip, die Leiterplatte, den Kleber, das TIM oder den Gehäusedeckel geleitet wird, und Standardmethoden der Temperaturdifferenz und Leistungsfunktion verwenden, um Temperatur- und Widerstandswerte zu verfolgen.

„Der Wärmepfad wird durch drei Schlüsselwerte quantifiziert – den Wärmewiderstand von der Verbindungsstelle des Geräts zur Umgebung, den Wärmewiderstand von der Verbindungsstelle zum Gehäuse [auf der Oberseite des Gehäuses] und den Wärmewiderstand von der Verbindungsstelle zur Umgebung.“ Leiterplatte", sagte Ouyang von JCET. thermischer Widerstand. Er stellte fest, dass die Kunden von JCET mindestens θja, θjc und θjb benötigen, die sie dann beim Systemdesign verwenden. Sie verlangen möglicherweise, dass ein bestimmter Wärmewiderstand einen bestimmten Wert nicht überschreitet, und fordern, dass das Gehäusedesign diese Leistung bietet. (Einzelheiten finden Sie in JESD51-12 von JEDEC, Richtlinien für die Berichterstattung und Verwendung thermischer Paketinformationen.)

 

  Die thermische Simulation ist die wirtschaftlichste Möglichkeit, die Auswahl und Abstimmung von Materialien zu untersuchen. Durch die Simulation des Chips im betriebsbereiten Zustand finden wir normalerweise einen oder mehrere Hotspots, sodass wir dem Grundmaterial unterhalb der Hotspots Kupfer hinzufügen können, um die Wärmeableitung zu erleichtern; Oder ändern Sie das Verpackungsmaterial und fügen Sie einen Kühlkörper hinzu. Der Systemintegrator kann festlegen, dass die Wärmewiderstände θja, θjc und θjb bestimmte Werte nicht überschreiten dürfen. Normalerweise sollte die Temperatur der Siliziumverbindung unter 125 Grad gehalten werden.

Nach Abschluss der Simulation führt die Verpackungsfabrik eine Versuchsplanung (Design of Experiments, DOE) durch, um zur endgültigen Verpackungslösung zu gelangen.

04 Wählen Sie TIM

In einem Gehäuse werden mehr als 90 % der Wärme durch das Gehäuse von der Oberseite des Chips zu einem Kühlkörper abgeleitet, der in der Regel aus eloxierten vertikalen Rippen auf Aluminiumbasis besteht. Zwischen Chip und Gehäuse wird ein thermisches Schnittstellenmaterial (TIM) mit hoher Wärmeleitfähigkeit platziert, um die Wärmeübertragung zu unterstützen. TIMs der nächsten Generation für CPUs umfassen Blechlegierungen wie Indium und Zinn sowie silbergesintertes Zinn mit Leitfähigkeiten von 60 W/mK bzw. 50 W/mK.

Da Hersteller SoCs auf Chiplet-Prozesse umstellen, werden mehr TIMs mit unterschiedlichen Eigenschaften und Dicken benötigt.

YoungDo Kweon, leitender Direktor für Forschung und Entwicklung bei Amkor, sagte, dass bei Systemen mit hoher Dichte der thermische Widerstand des TIM zwischen Chip und Gehäuse einen größeren Einfluss auf den gesamten thermischen Widerstand des verpackten Moduls habe. Die Leistungstrends nehmen dramatisch zu, insbesondere im Logikbereich. Daher konzentrieren wir uns darauf, die Sperrschichttemperaturen niedrig zu halten, um einen zuverlässigen Halbleiterbetrieb sicherzustellen. Obwohl TIM-Lieferanten Wärmewiderstandswerte für ihre Materialien angeben, wird der Wärmewiderstand vom Chip zum Gehäuse (θjc) in Wirklichkeit durch den Montageprozess selbst beeinflusst, einschließlich der Verbindungsqualität und der Kontaktfläche zwischen Chip und TIM. Er wies darauf hin, dass Tests mit tatsächlichen Montagewerkzeugen und Verbindungsmaterialien in einer kontrollierten Umgebung von entscheidender Bedeutung sind, um die tatsächliche thermische Leistung zu verstehen und das beste TIM für die Kundenqualifizierung auszuwählen.

Ein besonderes Problem sind Lücken. Parry von Siemens sagte: „Der Einsatz von Materialien in Verpackungen ist eine große Herausforderung. Wir wissen bereits, dass die Materialeigenschaften des Klebstoffs oder Leims und die Art und Weise, wie das Material die Oberfläche benetzt, den gesamten Wärmewiderstand des Materials beeinflussen.“ Das heißt, der Kontaktwiderstand hängt stark davon ab, wie das Material in die Oberfläche fließt, ohne dass Unvollkommenheiten entstehen, die dem Wärmefluss zusätzlichen Widerstand entgegensetzen.

 

05 Mit Hitzeproblemen anders umgehen

Chiphersteller suchen nach Möglichkeiten, das Problem der Wärmeableitung zu lösen. Randy White, Programmmanager für Speicherlösungen bei Keysight Technologies, sagte: „Die Verpackungsmethode bleibt dieselbe. Wenn Sie die Chipgröße um ein Viertel reduzieren, erhöht sich die Geschwindigkeit. Es kann zu einigen Signalintegritätsunterschieden kommen. Aufgrund der externen Paketschlüssel.“ Der Bonddraht geht in den Chip hinein, und je länger der Draht, desto größer die Induktivität. Wie kann man also so viel Energie auf ausreichend kleinem Raum verbrauchen? ."

Dies hat zu erheblichen Investitionen in die Spitzenklebungsforschung geführt, wobei der Schwerpunkt offenbar auf Hybridklebungen liegt. Hybrid-Bonding ist jedoch teuer und bleibt auf Anwendungen mit Hochleistungsprozessoren beschränkt, wobei TSMC derzeit eines der wenigen Unternehmen ist, das diese Technologie anbietet. Allerdings sind die Aussichten für die Kombination von Photonen auf CMOS-Chips oder Galliumnitrid auf Silizium vielversprechend.

06 Fazit

Die ursprüngliche Idee für fortschrittliche Verpackungen ist, dass sie wie Legosteine ​​funktionieren – Chips, die an verschiedenen Prozessknoten entwickelt wurden, können zusammengebaut werden und thermische Probleme werden gemildert. Aber das hat seinen Preis. Aus Leistungs- und Leistungssicht ist die Entfernung, die das Signal zurücklegen muss, wichtig, und Schaltkreise, die ständig eingeschaltet sind oder teilweise offen bleiben müssen, können sich auf die thermische Leistung auswirken. Einen Chip in mehrere Teile aufzuteilen, um den Ertrag und die Flexibilität zu erhöhen, ist nicht so einfach, wie es scheint. Jede Verbindung im Paket muss optimiert werden und Hotspots sind nicht mehr auf einen einzelnen Chip beschränkt.

Frühe Modellierungswerkzeuge könnten verwendet werden, um unterschiedliche Kombinationen von Chips auszuschließen, was den Entwicklern komplexer Module einen großen Aufschwung verschafft. In Zeiten immer größerer Leistungsdichten werden die thermische Simulation und die Einführung neuer TIMs weiterhin von entscheidender Bedeutung sein.